Информация, представленная в данной статье, направлена на уменьшение вычислительной сложности при моделировании помехоустойчивого декодера, работающего по алгоритму MIN-SUM. Основное внимание в представленной работе уделяется модификациям проверочной матрицы, в которых улучшена производительность декодирования с пониженной вычислительной сложностью. Слабым местом общепринятой модели является повышенное требование к объему памяти и вычислительная сложность. Модификации в алгоритме могут улучшить его показатели при разработке аппаратной архитектуры NB-LDPC-декодера. Приведен анализ производительности модифицированных матриц контроля по четности с точки зрения коэффициента битовых ошибок (BER) для длины кода стандарта IEEE 802.11n и 504. Описан вычислительный анализ модифицированных матриц контроля по четности. Предложен анализ эффективности нижней диагональной матрицы контроля четности (НДМ) и на основе двойной диагональной матрицы контроля четности (ДДМ) анализируются BER графиков и также оцениваются вычислительные сложности. Количество вычислений значительно меньше в НДМ по сравнению с другими матрицами. НДМ подходит для умеренной производительности декодирования с меньшей сложностью вычислений и на основе ДДМ структур. Предложенные модификации применимы для улучшения производительности декодирования с компромиссом по вычислительной сложности The information presented in this article is aimed at reducing the computational complexity of modeling a noise-tolerant decoder using the MIN-SUM algorithm. The main attention is paid to the modifications of the test matrix, in which the decoding performance is improved with reduced computational complexity. The weak point of the generally accepted model is the increased memory requirement and computational complexity. Modifications to the algorithm can improve its performance when developing the hardware architecture of a NB-LDPC decoder. In this paper, we analyze the performance of modified parity control matrices in terms of the bit error rate (BER) for the code length of the IEEE 802.11 n and 504 standards. We describe a computational analysis of modified parity-based control matrices. We give an analysis of the effectiveness of the lower diagonal parity matrix (NDM), and based on the double diagonal parity matrix (DDM), we analyzed the BER of graphs and estimated computational complexity. The number of calculations is significantly less in the NDM compared to other matrices. NDM is suitable for moderate decoding performance with less computational complexity and based on DDM structures. The proposed modifications are applicable to improve the performance of de-coding with a compromise on computational complexity
Информация, представленная в данной статье, направлена на уменьшение вычислительной сложности при моделировании помехоустойчивого декодера, работающего по алгоритму MIN-SUM. Основное внимание в представленной работе уделяется модификациям проверочной матрицы, в которых улучшена производительность декодирования с пониженной вычислительной сложностью. Слабым местом общепринятой модели является повышенное требование к объему памяти и вычислительная сложность. Модификации в алгоритме могут улучшить его показатели при разработке аппаратной архитектуры NB-LDPC-декодера. Приведен анализ производительности модифицированных матриц контроля по четности с точки зрения коэффициента битовых ошибок (BER) для длины кода стандарта IEEE 802.11n и 504. Описан вычислительный анализ модифицированных матриц контроля по четности. Предложен анализ эффективности нижней диагональной матрицы контроля четности (НДМ) и на основе двойной диагональной матрицы контроля четности (ДДМ) анализируются BER графиков и также оцениваются вычислительные сложности. Количество вычислений значительно меньше в НДМ по сравнению с другими матрицами. НДМ подходит для умеренной производительности декодирования с меньшей сложностью вычислений и на основе ДДМ структур. Предложенные модификации применимы для улучшения производительности декодирования с компромиссом по вычислительной сложности The information presented in this article is aimed at reducing the computational complexity of modeling a noise-tolerant decoder using the MIN-SUM algorithm. The main attention is paid to the modifications of the test matrix, in which the decoding performance is improved with reduced computational complexity. The weak point of the generally accepted model is the increased memory requirement and computational complexity. Modifications to the algorithm can improve its performance when developing the hardware architecture of a NB-LDPC decoder. In this paper, we analyze the performance of modified parity control matrices in terms of the bit error rate (BER) for the code length of the IEEE 802.11 n and 504 standards. We describe a computational analysis of modified parity-based control matrices. We give an analysis of the effectiveness of the lower diagonal parity matrix (NDM), and based on the double diagonal parity matrix (DDM), we analyzed the BER of graphs and estimated computational complexity. The number of calculations is significantly less in the NDM compared to other matrices. NDM is suitable for moderate decoding performance with less computational complexity and based on DDM structures. The proposed modifications are applicable to improve the performance of de-coding with a compromise on computational complexity
разработан эффективный алгоритм декодирования суммы произведений (MSPA), который не только сокращает задержку критического пути, но и улучшает использование аппаратных средств и пропускную способность декодера при сохранении погрешности алгоритма декодирования. Алгоритм min-sum (MS) и его варианты заменяют сложные вычисления контрольных узлов (CN) в SPA простыми операциями сложения и сравнения, но это приводит к потере производительности до 1 дБ по сравнению с SPA для более высоких длин кодовых слов, кодовых скоростей и степеней узла. Представлены три полностью параллельные архитектуры низкоплотностного декодера, основанные на структуре проекционной геометрии (PG) полей Галуа LDPC-кодов. Эти конструкции отличаются архитектурами битового узла (BN) и контрольного узла (CN). Схема 9-битного квантования с фиксированной точкой используется для достижения лучшей производительности при исправлении ошибок. Другим значительным вкладом этой работы является конвейеризация предлагаемых архитектур декодера для дальнейшего повышения общей пропускной способности. Эти параллельные и конвейерные архитектуры реализованы для 73-битных (скорость 0,616) и 1057-битовых (скорость 0,769) кодов PG-LDPC с регулярной структурой на программируемой логической интегральной схеме (ПЛИС) Xilinx Virtex-6 LX760. Предлагаемые конструкции также являются гибкими с точки зрения квантования, степени узла, коэффициента параллельности и длины кодового слова this paper develops an efficient sum-of-products (MSPA) decoding algorithm that not only reduces the critical path delay, but also improves hardware utilization and decoder throughput while maintaining decoding algorithm error. The min-sum (MS) algorithm and its variants replace the complex control node (CN) calculations in SPA with simple addition and comparison operations, but this results in a performance loss of up to 1 dB compared to SPA for higher codeword lengths, code rates, and powers node. Three fully parallel low-density decoder architectures based on the projection geometry (PG) structure of the Galois fields of LDPC codes are presented. These designs differ in bit node (BN) and control node (CN) architectures. A 9-bit fixed-point quantization scheme is used to achieve better error correction performance. Another significant contribution of this work is the pipelining of proposed decoder architectures to further improve overall throughput. These parallel and pipelined architectures are implemented for 73-bit (rate 0.616) and 1057-bit (rate 0.769) regular structure PG-LDPC codes on the Xilinx Virtex-6 LX760 field-programmable logic integrated circuit (FPGA). The proposed designs are also flexible in terms of quantization, node degree, parallelism factor, and codeword length
Описана модифицированная методика, основанная на «мягких» вычислениях для менее сложного в вычислительном отношении LDPC-кодера/декодера. Данная методика обучения вычислительно менее сложна, чем обычный метод градиентного обучения, и отличается высокой точностью. Для изменения H-матрицы использовались две формы вычисления в виде приближенного нижнего треугольника, а именно: систематическое кодирование методом исключения Гаусса и кодирование со сложностью, которая растет линейно с размером блока. Производительность разработанной методики сравнивается с традиционными методами с точки зрения максимальной погрешности, минимальной погрешности и вычислительной сложности. Для эмуляции кодека разработан LDPC-кодер/декодер на основе искусственной нейронной сети. Нейронная сеть имеет три слоя: входной слой, один скрытый слой и выходной слой. Количество нейронов во входном и выходном слоях зависит от размера матрицы проверки четности LDPC-кодера. Производительность предлагаемого LDPC-кодека сравнивается с производительностью обычных кодеков с точки зрения алгоритма обучения. Предлагаемый алгоритм обучения имеет умножение X-L в отличие от умножения X2 и X обычных методов. Также предлагается эффективная архитектура для того, чтобы нейронная сеть действовала как универсальный LDPC-кодек, выбирая 0/1 для установленного бита The paper describes a modified soft-computing technique for a less computationally complex LDPC encoder/decoder. This learning technique is computationally less complex than the conventional gradient learning method and is highly accurate. I used two forms of approximate lower triangle calculation to change the H-matrix, namely systematic Gaussian elimination coding and coding with complexity that grows linearly with block size. The performance of the developed technique is compared with traditional methods in terms of maximum error, minimum error and computational complexity. I developed an LDPC encoder/decoder based on an artificial neural network to emulate the codec. A neural network has three layers, namely an input layer, one hidden layer and an output layer. The number of neurons in the input and output layers depends on the size of the parity check matrix of the LDPC encoder. I compared the performance of the proposed LDPC codec with the performance of conventional codecs in terms of the learning algorithm. The proposed learning algorithm has X-L multiplication as opposed to X2 and X multiplication of conventional methods. I also propose an efficient architecture for the neural network to act as a generic LDPC codec by choosing either 0/1 for a set bit
Aналитический подход к определению оптимальной функции постобработки для минимальной операции в алгоритме MIN-SUM, ранее полученный для обычных кодов проверки на четность с низкой плотностью (LDPC-коды), распространяется на нерегулярные коды LDPC. Оптимальное выражение постобработки для нестандартного случая варьируется от одного контрольного узла к другому, а также от одной итерации к следующей. Для практического использования необходимо аппроксимировать эту оптимальную функцию. В отличие от обычного случая, когда можно было бы использовать уникальную функцию постобработки на протяжении всего процесса декодирования без потери производительности битовых ошибок, для нерегулярных кодов критически важно варьировать постобработку от одной итерации к следующей, чтобы добиться хорошей производительности. С использованием этого подхода было выявлено, что качество битовых ошибок от алгоритма распространения доверия соответствует улучшению на 1 дБ по сравнению с MIN-SUM алгоритмом без постобработки. Сначала будет представлен обзор подхода и представлена аналитическая основа для оптимальной постобработки. Далее будет представлена оптимальная функция постобработки для нерегулярных кодов и обсуждены возможные упрощения. И наконец, показаны результаты моделирования и преимущества аппроксимации We extended an analytical approach to determining the optimal post-processing function for the minimum operation in the MIN-SUM algorithm, previously obtained for conventional low density parity check codes (LDPC codes), to irregular LDPC codes. The optimal post-processing expression for the non-standard case varies from one control node to another, as well as from one iteration to the next. For practical use, it is necessary to approximate this optimal function. Unlike the usual case where one could use a unique post-processing function throughout the entire decoding process without sacrificing bit code performance, it is critical for irregular codes to distinguish post-processing from one iteration to the next in order to achieve good performance. Using this approach, we found that the quality of bit errors from the trust algorithm corresponds to an improvement of 1 level compared to the MIN-SUM algorithm without post-processing. First, we provide an overview and analytical framework for optimal post-processing. Then, we present the optimal post-processing function for irregular codes and discuss possible simplifications. Finally, we show the simulation results and the benefits of the approximation
В статье рассматриваются способы упрощения расчета корректирующей способности LDPC-кодов и вероятности битовой ошибки при их использовании для случая применения порождающей матрицы канонического вида. В первой части статьи дано представление о кодировании LDPC, проанализированы узловые требования к порождающим матрицам, определены основные достоинства их канонического вида, отмечены способы обнаружения битовых ошибок на приемной стороне. Предложен алгоритм оценки корректирующей способности LDPC на основе статистических розыгрышей, приведена его схема, позволяющая смягчить имеющиеся в математических пакетах ограничения размерности матриц. Представлены результаты оценки максимального количества восстанавливаемых бит при использовании LDPC с разной кодовой скоростью. The article discusses ways to simplify the calculation of the correcting ability of LDPC codes and the probability of bit error when using them for the case of using a generator matrix of canonical form. In the first part of the article, an idea of LDPC coding is provided, nodal requirements for generator matrices are analyzed, the main advantages of their canonicalform are determined, and methods for detecting bit errors on the receiving side are noted. An algorithm for estimating the correcting ability of LDPC based on statistical drawings is proposed, and its scheme is given, which allows mitigating the limitations of the matrix dimension existing in mathematical packages. The results of estimating the maximum number of recoverable bits when using LDPC with different code rates are presented.
Цель работы – повышение производительности декодирования квазициклических LDPC–кодов для радиорелейной системы связи на основе многослойного планирования на графическом и центральном процессорах. В перечень решаемых задач входит: реализация программной модели TDMP декодеров на базе CPU и GPU на языках программирования C++ и CUDA; внесение методов повышения производительности; анализ помехоустойчивости и производительности реализованных декодеров; сравнение производительности с аналогичными разработками. В результате работы было продемонстрировано увеличение производительности до 42-х раз на CPU и до 3-х раз на GPU, по сравнению с исходными алгоритмами декодирования, используемыми в рассматриваемой радиорелейной системе. Показано, что предлагаемые реализации декодеров для GPU и CPU обеспечивают более высокую производительность, до 8.47 раз на GPU, и до 3.25 раз на CPU, по сравнению с аналогичными работами. Реализованные в работе алгоритмы могут быть использованы как часть приемного тракта сигналов радиорелейной системы связи. Использовались открытые образовательные ресурсы поиска и анализа информации. Использовались средства автоматизации (автоматизированной) разработки MATLAB, Visual Studio. Применены языки программирования MATLAB, C++, CUDA.
Для итеративного декодирования на графах используется новый альтернативный подход - это стохастическое декодирование. Возможность стохастического декодирования была недавно предложена для декодирования LDPC-кодов. Эта статья расширяет применение стохастического подхода для декодирования линейных блочных кодов с помощью проверочных матриц (PCM), таких как коды Боуза - Чоудхури - Хоквингема (BCH), коды Рида - Соломона (RS) и блочные турбокоды на основе компонентов кодов BCH. Показано, как стохастический подход способен генерировать информацию мягкого выхода для итеративного декодирования с мягким входом и мягким выходом Soft - Input Soft - Output (SISO). Описывается структура стохастических переменных узлов высокой степени, используемых в кодах с помощью проверочных матриц PCM. Результаты моделирования для кода BCH (128, 120), кода RS (31, 25) и RS (63, 55) и турбокода блока BCH (256, 121) и (1024, 676) демонстрируют эффективность декодирования при закрытии к итеративному декодеру SISO с реализацией с плавающей запятой. Эти результаты показывают производительность декодирования, близкую к адаптивному алгоритму распространения доверия и/или турбо-ориентированному адаптированному алгоритму распространения доверия Stochastic decoding capability has recently been proposed for decoding LDPC codes. This paper expands on the application of the stochastic approach to decoding linear block codes using parity check matrices (PCMs) such as Bose-Chowdhury-Hawkingham (BCH) codes, Reed-Solomon (RS) codes, and BCH component-based block turbo codes. We show how the stochastic approach is able to generate soft-output information for iterative decoding with soft-input and soft-output Soft-Input Soft-Output (SISO). We describe the structure of high degree stochastic node variables used in codes using PCM parity check matrices. Simulation results for BCH code (128, 120), RS code (31, 25) and RS (63, 55), and BCH block turbo code (256, 121) and (1024, 676) demonstrate the decoding efficiency on close to SISO iterative decoder with floating point implementation. These results show decoding performance close to the adaptive trust propagation algorithm and / or turbo-oriented adapted trust propagation algorithm