Architecture de décodeur LDPC

Frédéric Guilloud, Emmanuel Boutillon, Jacky Tousch

Emmanuel Boutillon

Ludovic Danjean, David Declercq, Shiva Kumar Planjery +1 more

Hassan Harb

Conception du décodeur NB-LDPC à débit ultra-élevé Les codes correcteurs d’erreurs Non-Binaires Low Density Parity Check (NB-LDPC) sont connus pour avoir de meilleure performance que les codes LDPC binaires. Toutefois, la complexité de décodage des codes non-binaires est bien supérieure à celle des codes binaires. L’objectif de cette thèse est de proposer de nouveaux algorithmes et de nouvelles architectures matérielles de code NB-LDPC pour le décodage des NBLDPC. La première contribution de cette thèse consiste à réduire la complexité du nœud de parité en triant en amont ses messages d’entrées. Ce tri initial permet de rendre certains états très improbables et le matériel requis pour les traiter peut tout simplement être supprimé. Cette suppression se traduit directement par une réduction de la complexité du décodeur NB-LDPC, et ce, sans affecter significativement les performances de décodage. Un modèle d’architecture, appelée "architecture hybride" qui combine deux algorithmes de l’état de l’art ("l’Extended Min Sum" et le "Syndrome Based") a été proposé afin d’exploiter au maximum le pré-tri. La thèse propose aussi de nouvelles méthodes pour traiter les nœuds de variable dans le contexte d’une architecture pré-tri. Différents exemples d’implémentations sont donnés pour des codes NB-LDPC sur GF(64) et GF(256). En particulier, une architecture très efficace de décodeur pour un code de rendement 5/6 sur GF(64) est présentée. Cette architecture se caractérise par une architecture de check node nœud de parité entièrement parallèle. Enfin, une problématique récurrente dans les architectures NB-LDPC, qui est la recherche des P minimums parmi une liste de taille Ns, est abordée. La thèse propose une architecture originale appelée first-then-second minimum pour une implantation efficace de cette tâche.

Franklin Cochachin

Dans cette thèse, deux décodeurs améliorés sont définis en utilisant un canal d’entrée quantifié avec seulement 3 ou 4 bits de précision pour les codes low-density parity-check (LDPC). Un algorithme de post-traitement pour les décodeurs itératifs de faible précision est également proposé. L'un des décodeurs proposés, appelé décodeur Noise-Against-Noise Min-Sum (NAN- MS), intègre une certaine quantité de perturbations aléatoires dues à une injection délibérée de bruit. L'autre des décodeurs proposés, appelé décodeur Sign-Preserving Min-Sum (SP-MS), conserve toujours le signe des messages et utilise toutes les combinaisons possibles pouvant être générées pour une précision donnée. De plus, le décodeur SP-MS peut réduire la précision de ses messages d'un bit tout en maintenant les mêmes performances de correction d'erreur. Le décodeur NAN-MS et le décodeur SP-MS présentent un gain de SNR pouvant atteindre 0,43 dB dans la région du waterfall de la courbe de performances. D'autre part, l'algorithme de post- processing proposé est très efficace et facilement adaptable aux décodeurs de faible précision. Pour le code IEEE ETHERNET, l'algorithme de post-processing implémenté dans un décodeur SP- MS de très faible précision permet de réduire le niveau d'erreur au-dessous d'un FER de 10-10. Sur un ASIC en technologie 28nm, une architecture entièrement parallèle du décodeur peut être mis en place sur une surface de 1.76 mm2, avec un débit de décodage de 319.34 Gbit/s et une efficacité matérielle de 181.44 Gbit/s/mm2.

Neethu Yesudas, Abhishek Anand