DEVELOPMENT OF A HIGH-PERFORMANCE LDPC DECODER WITH PIPELINED DATA PROCESSING
А В Башкиров, М В Хорошайлова, К.Д. Ципина
разработан эффективный алгоритм декодирования суммы произведений (MSPA), который не только сокращает задержку критического пути, но и улучшает использование аппаратных средств и пропускную способность декодера при сохранении погрешности алгоритма декодирования. Алгоритм min-sum (MS) и его варианты заменяют сложные вычисления контрольных узлов (CN) в SPA простыми операциями сложения и сравнения, но это приводит к потере производительности до 1 дБ по сравнению с SPA для более высоких длин кодовых слов, кодовых скоростей и степеней узла. Представлены три полностью параллельные архитектуры низкоплотностного декодера, основанные на структуре проекционной геометрии (PG) полей Галуа LDPC-кодов. Эти конструкции отличаются архитектурами битового узла (BN) и контрольного узла (CN). Схема 9-битного квантования с фиксированной точкой используется для достижения лучшей производительности при исправлении ошибок. Другим значительным вкладом этой работы является конвейеризация предлагаемых архитектур декодера для дальнейшего повышения общей пропускной способности. Эти параллельные и конвейерные архитектуры реализованы для 73-битных (скорость 0,616) и 1057-битовых (скорость 0,769) кодов PG-LDPC с регулярной структурой на программируемой логической интегральной схеме (ПЛИС) Xilinx Virtex-6 LX760. Предлагаемые конструкции также являются гибкими с точки зрения квантования, степени узла, коэффициента параллельности и длины кодового слова this paper develops an efficient sum-of-products (MSPA) decoding algorithm that not only reduces the critical path delay, but also improves hardware utilization and decoder throughput while maintaining decoding algorithm error. The min-sum (MS) algorithm and its variants replace the complex control node (CN) calculations in SPA with simple addition and comparison operations, but this results in a performance loss of up to 1 dB compared to SPA for higher codeword lengths, code rates, and powers node. Three fully parallel low-density decoder architectures based on the projection geometry (PG) structure of the Galois fields of LDPC codes are presented. These designs differ in bit node (BN) and control node (CN) architectures. A 9-bit fixed-point quantization scheme is used to achieve better error correction performance. Another significant contribution of this work is the pipelining of proposed decoder architectures to further improve overall throughput. These parallel and pipelined architectures are implemented for 73-bit (rate 0.616) and 1057-bit (rate 0.769) regular structure PG-LDPC codes on the Xilinx Virtex-6 LX760 field-programmable logic integrated circuit (FPGA). The proposed designs are also flexible in terms of quantization, node degree, parallelism factor, and codeword length
Вестник Воронежского государственного технического университета•Jun 28, 2023•0 citations