Sequential Gate Merging Technique for Accelerating Quantum Circuit Simulation

Abstract

양자 회로 시뮬레이션은 양자 하드웨어 및 소프트웨어의 검증에 필수적인 역할을 한다. 양자 회로 시뮬레이션은 초기 양자 상태를 나타내는 벡터에 주어진 양자 회로 내의 게이트들에 대응되는 행렬 연산을 순차적으로 수행하는 과정으로 이루어진다. 이 때, 더 빠르고 효율적인 시뮬레이션을 위해 인접한 게이트들을 병합하여 더 큰 게이트로 변환한 뒤 한 번에 연산을 수행하는 게이트 병합 기법이 활용된다. 최신 양자 회로 시뮬레이터인 Qulacs는 회로 내에 모든 양자 게이트 쌍에 대해 두 게이트의 인접 가능성을 확인한 후, 사용자로부터 입력받은 값을 기준으로 특정 블록 사이즈 이하의 Target 큐비트 개수를 가지는 게이트로 병합하는 기법을 제공한다. 하지만 이런 식으로 단일 블록 사이즈를 사용한 게이트 병합 기법은 조건을 만족하는 게이트들을 너무 빠르게 병합해 버리기 때문에, 이후 게이트들에서 더 나은 병합 기회를 놓칠 가능성이 크다는 한계가 있다. 이를 개선하기 위해 우리는 블록 사이즈를 점진적으로 늘려 가며 게이트 최적화를 적용하는 순차적 게이트 병합 기법을 제안한다. 이 기법을 사용하면 게이트들이 점진적으로 병합되어 최종적으로 더 적은 수의 병합된 게이트로 회로 시뮬레이션이 가능해진다. 제안된 순차적 게이트 병합 기법을 MQT benchmark 회로들에 적용한 결과, 평균적으로 Qulacs의 최고 성능 대비 29.9%의 시뮬레이션 속도 향상을 달성할 수 있음을 보였다.